Tổng quan về Thiết Kế Vi Mạch | Semicon

[semicon1.nhan]

​
Thiết kế vi mạch là một lĩnh vực mới và còn non trẻ ở Việt Nam. Mình xin giới thiệu bài viết giới thiệu tổng quan về "thiết kế vi mạch" nhằm cung cấp một số background cơ bản cũng như những kiến thức, công cụ cần có mà những người theo đuổi lĩnh vực này cần biết.

1. Phân loại :

Thiết kế vi mạch thường chia ra làm 3 loại :

- Thiết kế số ( Digital IC design ). >> (Kiến thức này các bạn nên chú ý nhiều nhất. Vì nó phổ biết nhiều tại Việt Nam. Hiện tại Semicon có dạy về mảng này rất hay đó)

- Thiết kế tương tự ( Analog IC design ).

- Thiết kế tín hiệu hỗn hợp ( Mixed-signal design ).

Dù là thiết kế loại nào thì qui trình thiết kế cũng gồm 2 giai đoạn chính :

- Thiết kế luận lý ( Logical design – Front End design ).

- Thiết kế vật lý ( Physical design – Back End design ).

Chip sau khi được thiết kế sẽ được đem đến nhà máy sản xuất. Các công ty có thể tự sản xuất chip của mình thiết kế, bán thiết kế cho các công ty khác, hoặc thuê các công ty khác sản xuất cho mình ( fabless company ). Chip sau khi sản xuất sẽ được kiểm tra kĩ lưỡng trước khi đến với người tiêu dùng.

2. Thiết kế luận lý – Front End design :

Thiết kế số :

Sử dụng ngôn ngữ thiết kế phần cứng ( Verilog-HDL, VHDL, System-C…) để hiện thực các chức năng logic của thiết kế. Lúc này ta không cần quan tâm đến cấu tạo chi tiết của mạch mà chỉ chú trọng vào chức năng của mạch dựa trên kết quả tính toán cũng như sự luân chuyển dữ liệu giữa các thanh ghi (register). Đây là thiết kế mức chuyển thanh ghi ( RTL – Register Transfer Level ). Sau đó thiết kế RTL sẽ được mô phỏng để kiểm tra xem có thỏa tính đúng đắn của mạch hay không. Các CADs phổ biến dùng thiết kế và mô phỏng RTL là: NC-Verilog, NC-VHDL ( của Cadence ), ModelSim ( của Mentor Graphics ), VCS ( của Synopsys ).

Tiếp theo, thiết kế RTL được tổng hợp ( synthesize ) thành các cổng (gate) cơ bản : NOT, NAND, XOR, MUX,…Quá trình này được thực hiện với sự trợ giúp của các CADs chuyên dụng. Phổ biến hơn cả là Design Compiler (Synopsys), Synplify (Synplicity), XST (Xilinx). Kết quả của quá trình tổng hợp không là duy nhất và tùy thuộc vào CADs và thư viện các cổng và macro của nhà sản xuất chip.

Nói chung thiết kế số được hỗ trợ rất nhiều bởi các công cụ thiết kế chuyên dụng CADs so với 2 loại thiết kế còn lại.

Thiết kế tương tự :

Các thiết kế tương tự không được hỗ trợ đắc lực bởi CADs như thiết kế số. Phần lớn công việc được thực hiện bởi con người (80%) và đòi hỏi nhiều kinh nghiệm cũng như hiểu biết về cấu trúc vật lý, tham số đặc trưng, công nghệ sản xuất của các linh kiện. Một điều may mắn là các thiết kế tương tự chủ yếu là các chip quản lí năng lượng, ADC, DAC, DC-DC converter, PLL, VCO, … ( các lĩnh vực mà chip số chưa làm được hoặc không hiệu quả ) chứa số lượng linh kiện ít hơn nhiều so với các thiết kế số với hàng triệu transistor.

Xuất phát từ các thông số yêu cầu của chip và các ứng dụng mà các chip analog sẽ được sử dụng, chuyên viên thiết kế chọn kiến trúc chip thích hợp ( kinh nghiệm có yếu tố quan trọng trong bước này ). Sau đó tham số của các linh kiện trong kiến trúc đã chọn được tính toán và mô phỏng với các phần mềm chuyên dụng. Các CADs thông dụng là HSpice (Synopsys), Star-Hspice (Avant Copr), IC Design, Pspice (Cadence), IC Design (Mentor Graphics). Quá trình tính toán, mô phỏng được thực hiện cho đến khi đạt được kết quả theo yêu cầu, đôi khi phải thay đổi cả kiến trúc mạch.

Bên cạnh các mô phỏng miền thời gian, đáp ứng tần số … , một loại mô phỏng thường hay sử dụng khi thiết kế chip analog là mô phỏng Monte-Carlo. Mô phỏng này dùng để khảo sát tín hiệu ra khi có các thay đổi về điện áp nguồn, nhiệt độ môi trường, sai số qui trình sản xuất…

Thiết kế tín hiệu hỗn hợp :

Ngày nay các chip thường có chức năng phức tạp và chứa đồng thời các khối analog và digital. Bên cạnh các kĩ thuật dùng cho analog và digital, các nhà thiết kế phải tính đến những ảnh hưởng lẫn nhau của khối analog và digital ( nhiễu, giao thoa,.. ) để đảm bảo chúng hoạt động ổn dịnh. Ngôn ngữ mới được phát triển dùng cho thiết kế chip tín hiệu hỗn hợp là AHDL ( Analog Hardware Description Language ).

3. Thiết kế vật lý :

Thiết kế layout :

Netlist thu được trong qua trình thiết kế luận lý được dùng để tạo layout cho chip. Ở giai đoạn này các linh kiện ( transistor, điện trở, tụ điện, cuộn cảm ) và các liên kết giữa chúng sẽ được tạo hình ( hình dạng thực tế của các linh kiện và dây dẫn trên wafer trong quá trình sản xuất ). Việc thiết kế tuân theo các qui luật ( design rules ) mà nhà sản xuất đưa ra. Các qui luật này phụ thuộc vào khả năng thi công và công nghệ của của nhà máy sản xuất. Có hai loại qui luật thiết kế là: lamda (λ) và qui luật tuyệt đối. Với qui luật lamda thì các kích thước phải là bội số của lamda, trong khi qui luật tuyệt tuyệt đối sử dụng các kích thước cố định. Sử dụng qui luật lamda giúp ta chuyển đổi thiết kế nhanh khi công nghệ thay đổi.

Thiết kế số được hỗ trợ lớn bởi CADs, từ việc sử dụng lại thư viện các cells cơ bản cho đến place and route tự động. Chip analog đòi hỏi các thiết kế chính xác và các kĩ thuật chuyên biệt để đảm bảo tương thích (matching) giữa các linh kiện nhạy cảm, chống nhiễu (noise) và đáp ứng tần số.

Kiểm tra DRC và LVS :

Sau khi layout chip và hoàn tất kiểm tra qui luật thiết kế ( DRC – design rule check ), layout được export thành file netlist để đem so sánh với netlist thu được trong quá trình thiết kế luận lý để kiểm tra tính đồng nhất của chúng. Nếu không có sự tương đồng giữa 2 netlist thì phải kiểm tra và sửa lại layout cho đến khi tương đồng. DRC và LVS được thực hiện bởi các tool chuyên dụng của Synopsys, Candence hay Mentor Graphic. Sau đó các toàn bộ quá trình thiết kế vật lý sẽ được tapeout ra 1 file ( *.gds hay *.gds2 ) và gửi đến nhà máy sản xuất.

Chip sau khi sản xuất sẽ được kiểm tra (test) trước và sau khi đóng gói để kiểm tra thông số trước khi được chuyển cho khách hàng hoặc đưa ra thị trường.

Toàn bộ quy trình có thể tóm tắt bằng hình sau :
thietkevimach-semiconvn.jpg

Tổng hợp + Semicon

CHỦ ĐỀ TƯƠNG TỰ:
các vấn đề liên quan đến thiết bị điện tử